Circuit and system design

Analysis and design of circuits depends crucially on the utilisation of suitable tools for simulation and synthesis. The EMRL provides a professional infrastructure for the design and prototyping of measurement equipment at its disposal. This comprises design tools for ASIC design, FGPA design, and PCB design, a complete PCB prototyping facility, and test equipment for digital and analog circuit evaluation.

Komplementäre Resisitive Schalter für den Computer der Zukunft

Jahrelang ging es bei der Entwicklung neuer Computer in erster Linie um höhere Speicherdichten und höhere Taktraten, wobei die Verlustleistung pro Fläche immer weiter anstieg. Die Verbesserung der Energieeffizienz stellt inzwischen, nicht nur für mobile Anwendungen, eine der größten Herausforderung für die Entwicklung neuer Computersysteme dar. Es gibt zwei Hauptgründe für die hohen Verluste in heutigen Computersystemen: erstens die verwendeten Komponenten und zweitens die Computerarchitektur als solches. So wird in heutigen Arbeitsspeichern (DRAM) die digitale Information in Form von Ladung auf Kondensatoren gespeichert, die in kurzen Zeitabständen wieder aufgeladen werden müssen. Diese Art der Informationsspeicherung ist flüchtig und führt zu hohen Verlusten. Die verwendete Computerarchitektur heutiger Computer basiert außerdem auf der strikten Trennung von Speicher (Arbeitsspeicher) und Logik (Prozessor). Diese Trennung führt ebenfalls zu hohen Verlusten, da ein permanenter Informationsaustausch zwischen Speicher und Logik stattfinden muss.

Ein Paradigmenwechsel hin zu neuen Computerarchitekturen und die Entwicklung neuartiger Speicher- und Logikelementen wird deshalb seit einigen Jahren gefordert und durch starke Forschungsaktivitäten begleitet [1-5].

Als vielversprechendes Speicher- und Logikelement hat sich dabei der resistive Schalter herausgestellt. Dieses memristive Element speichert die Information als hohen (HRS) bzw. niedrigen (LRS) Widerstandswert und basiert somit, anders als der DRAM, nicht auf der Speicherung von Ladung. Das memristive Element behält auch ohne äußere Energiezufuhr den gespeicherten Zustand, ist also nichtflüchtig. Durch das Anlegen einer negativen Spannung schaltet das Element vom Zustand HRS in den Zustand LRS und kann durch Anlegen einer positiven Spannung wieder in den Zustand HRS überführt werden (Abb. 1).

Als neuartige Computerarchitektur wird eine modulare Struktur vorgeschlagen, die im Wesentlichen auf rekonfigurierbaren Blöcken, ähnlich wie in heutigen FPGAs (Field Programmable Gate Array), basiert. Im einfachsten Fall besteht ein solcher Block aus einer Matrix gekreuzter Leiterbahnen (Crossbar Array), an deren Kreuzungspunkten die neuartigen Speicher- und Logikelemente eingebaut werden (Abb. 2).

Als Speicher- und Logikelement der Wahl wurde bisher der resistive Schalter angesehen, da er u.a. die Anforderungen an Skalierbarkeit, Geschwindigkeit und Energieeffizienz gut erfüllt. Ein großer Nachteil ergibt sich allerdings durch Einsatz von resistiven Schaltern in Crossbar Arrays: Es treten unerwünschte Strompfade auf, wie Abb. 3 gut zu erkennen. Diese parasitären Strompfade verringern die gute Energieeffizienz der einzelnen Schalter sehr stark. Die resultierende maximale Crossbar-Größe liegt dann auch nur bei acht mal acht, viel zu klein für reale Anwendungen.

Dieses Problem konnte in einer aktuellen Forschungsarbeit gelöst werden, indem die resistiven Schaltern durch komplementäre resisitive Schalter ersetzt wurden [6]. Die komplementären resisitiven Schalter (CRS) bestehen aus zwei antiseriell (komplementär) verschalteten resistiven Schaltern (Abb. 4). Eine CRS-Zelle ist wie ein resistiver Schalter ein zweipoliges Bauelement, das sich in einem von vier möglichen Zuständen befinden kann (Tab. 1). Der Zustand 'OFF' ist nur bei noch nicht initialisierten Zellen anzutreffen und wird im Folgenden nicht weiter betrachtet. Die Zustände '0' und '1' stellen die eigentlichen Speicherzustände dar und der Zustand 'ON' tritt immer nur kurzeitig beim Abfragen (Lesen) des Speicherzustands auf. Eine CRS-Zelle zeichnet sich dadurch aus, dass die inneren Speicherzustände '0' und '1' nicht am Widerstand erkennbar sind, da sich in beiden Fällen ein hoher Widerstand ergibt. Es können sich somit keine parasitären Strompfade ausbilden, da dafür Zellen mit niedrigem Widerstand im Crossbar vorliegen müssten. Um die Information ('0' oder '1') der einzelnen CRS-Zellen abzufragen wird eine Lesespannung angelegt, die die CRS-Zelle in den Zustand 'ON' überführt (falls Zustand '1' vorlag) bzw. im Zustand '0' belässt (falls Zustand '0' vorlag) (Abb. 5). Durch dieses selektive Schalten in den Zustand 'ON' wird die Information gelesen und dadurch gleichzeitig zerstört (destruktives Lesen). Deshalb muss nach dem Lesen der vorherige Zustand der Zelle wieder eingeschrieben werden. Generell wird zum Schreiben des Zustands '1' eine negative Spannung benötigt (<Vth,4) und zum Schreiben einer '0' eine positive Spannung (>Vth,2) benötigt. Detaillierte Informationen zur Herstellung und Integration von CRS-Zellen sind in [8] zu finden.

Um die Überlegenheit des CRS-Konzepts zu verdeutlichen wird ein Crossbar Array mit resistiven Schaltern mit einem Crossbar Array mit CRS-Zellen verglichen. Dabei wird jeweils das ungünstigste (worst case) Szenario betrachtet. Für ein Crossbar Array mit herkömmlichen memresistiven Elementen sind in diesem Fall alle Elemente niederohmig (LRS). Möchte man jetzt ein beliebiges Element lesen, d.h. den Zustand LRS oder HRS bestimmen, ist der in einem angeschlossenen Leseverstärker detektierbare Spannungshub ΔV die relevante Kenngröße. Geht man davon aus, dass der normierte Spannungshub mindestens zehn Prozent betragen muss, dann sind mit diesem Crossbar Arrays, wie bereits erwähnt, nur Strukturen der Größe acht mal acht möglich (Abb. 6). Verwendet man hingegen CRS-Zellen und betrachtet ebenfalls das ungünstigste Szenario (bedeutet hier: alle Zellen in einer Reihe 'ON'), dann ergibt sich ein ganz anderes Bild. Durch die Verhinderung der parasitären Strompfade ist der normierte Spannungshub auch für sehr große Crossbar Arrays noch gut detektierbar, was Arraygrößen von 100000 mal 100000 in den Bereich des Möglichen rückt (Abb. 7).

Die Verwendung von CRS-Zellen als Speicher- und Logikelement ermöglicht somit den Betrieb von großen Crossbar Arrays und könnte die Grundlage für einen Paradigmenwechsel hin zu einer neuen energieeffizienteren Computerarchitektur sein.

Tab. 1 Schaltzustände

Abb. 1 Memristives Element
Hier ist die I-V-Charakteristik eines memresistiven Elements dargestellt. Befindet sich der Schalter zunächst im niederohmigen Zustand (LRS), so kann er durch Anlegen einer positiven Spannung V>VRESET in den hochohmigen Zustand (HRS) überführt werden. Analoges gilt für das Anlegen einer negativen Spannung. Hier schaltet das Element für Spannungen kleiner als VSET wieder zurück in den LRS. Ein solches Element wird in der Literatur als bipolarer resistiver Schalter bezeichnet.

Abb. 2 SEM-Bild eines Crossbar Arrays
Diese Abbildung zeigt in a. eine Multi-Layer-Struktur, wie sie auch für zukünftige Crossbar-Array-basierte Computerarchitekturen verwendet werden könnte. Durch den regelmäßigen Aufbau sind solche Strukturen verhältnismäßig einfach in der Nanometerskala herstellbar. In b. ist ein Ausschnitt aus a. vergrößert dargestellt. [7]

Abb. 3 Parasitäre Strompfade
Die Abbildung zeigt einen Ausschnitt aus einem Crossbar Array. In diesem Beispiel ist nur das rote Element in der Mitte des Crossbar Arrays hochohmig, alle anderen niederohmig. Zusätzlich zu dem erwünschten Strompfad durch das Element in der Mitte gibt es weitere Strompfade (hier ist nur ein weiterer eingezeichnet) die einen zusätzlichen, parasitären Stromfluss erzeugen.

Abb. 4 I-V-Charakteristik einer CRS-Zelle
Der prinzipielle Aufbau einer CRS-Zelle besteht aus zwei antiseriell verschalteten memristiven Elementen A und B. Der Verlauf der Kennlinie ergibt sich aus der Betrachtung der Spanungsabfälle über den einzelnen Elementen A und B. Geht man davon aus Element A zunächst im LRS und B im HRS ist (Zustand '1'), so fällt der Großteil der Spannung über Element B ab. Erst wenn Vth,1 überschritten wird, schaltet Element B ebenfalls in LRS (Zustand 'ON'). Durch den nun wirksamen Spannungsteiler wird die Zelle A erst beim Überschreiten der Spannung Vth,2 ausgeschaltet (Zustand '0') . Bis zu negativen Spannungen von Vth,3 verbleibt die Zelle im Zustand '0' und schaltet erst bei Spannungen V < Vth,3 in den Zustand 'ON'. Durch die Aufteilung der Spannung auf beide Elemente schaltet Element B erst bei Spannungen kleiner als Vth,4 zurück in den Zustand '1'. (Zum leichteren Verständnis der Funktion gibt es hier auch ein interaktives CRS-Modell.)

Abb. 5 Pulsbetrieb einer CRS
Die CRS-Zelle ist zunächst im Zustand '0'. Im ersten Schritt wird die Zelle gelesen, was keine Stromantwort zur Folge hat, da sich die Zelle im Zustand '0' befindet. In Schritt zwei wird eine '1' geschrieben und anschließend, in Schritt drei gelesen. Dies resultiert in einer Stromantwort; die Zelle schaltet in den Zustand 'ON'. Durch das Zurückschreiben des Zustands '1' in Schritt vier wird die Information in der Zelle wiederhergestellt. Schreibt man wieder eine '0' (Schritt fünf) und führt abermals eine Leseoperation (Schritt sechs) durch, so erhält man wieder das Ergebnis aus Schritt 1 (keine Stromantwort).

Abb. 6 Normierter Spannungshub bei Verwendung von memristiven Elementen
Auf der x-Achse ist die Arraygröße (N Spalten, M Zeilen) aufgetragen, auf der y-Achse der normierte Spannungshub. Für das betrachtet Worst-Case-Szenario (alle Elemente in LRS) wird deutlich das bei minimalen Spannungshub von 10 % nur Arraygrößen von N = 8 mal M = 8 möglich sind. Auch durch Erhöhung des RHRS zu RLRS Verhältnisses kann die mögliche Arraygröße nicht wesentlich erhöht werden.

Abb. 7 normierter Spannungshub bei Verwendung von CRS-Zellen
Auf der x-Achse ist die Arraygröße (N Spalten, M Zeilen) aufgetragen, auf der y-Achse der normierte Spannungshub. Für das betrachtet Worst-Case-Szenario (alle Zellen einer Reihe im 'ON'-Zustand) wird deutlich, dass sehr große Crossbar Arrays möglich sind. Mit realistischen RHRS zu RLRS Verhältnissen können N = 100000 mal M = 100000 große Arrays aufgebaut werden.

Linn, E., Rosezin, R., Kuegeler, C. & Waser, R.

High-Speed Digital Pattern Generator

TASK

To qualify new materials for memory applications, a base system for generating arbitrary analog and digital signals has been developed. For high data transfer rates, the implemen-tation of this system on a PCI card was desirable. The aim of this project has been to maximize the sample rate and buffer depth using commercially available components.

APPROACH

An unconventional approach has been used for the output of the data. This novel method makes use of the synchronous operation of the RAM and directly outputs the data while reading instead of having a fast intermediate register cache where asynchronously read data is stored and synchronously output later. Thus, the new method allows to use the full bandwidth of the memories. Sample rates of more than 100 MS/s are easily achieved by the use of PC100 synchronous DRAMs. Furthermore all digital logic has been described in hard-ware description language and been implemented in programmable logic devices (FPGAs).

RESULTS

The use of the new method allows to outperform solutions based on a conventional circuit design. A sample rate of 100 MS/s @ 16 bits per word and a buffer depth of >1 Mio. words has been achieved. Also, the required logic effort is very small. Accordingly, this system represents a very cost-effective solution for the generation of large digital signal patterns at high frequencies and is today part of measurement equipment for ferroelectric thin films. In additon, the maximum speed of future systems employing this method is only limited by the bandwidth of the memory.

Figure 1: Finite-State-Machine

Figure 2: Block Diagram of PCI Card

J. Rickes

Resistive Random Access Memory

TASK

Resistive Random Access Memories (RRAMs) are one of the strong emerging memory technologies today. They combine the advantages of many types of available memory technologies; like low power, no volatility, low read and write access times and the potential for high density. Unlike conventional memories, RRAMs are not charge based and depend in their function on the change of resistance of the used material [1]. The work aims to develop circuits and concepts to integrate new resistive materials with standard CMOS technologies.

APPROACH

Resistive materials are modeled electrically to integrate them in a circuit design program using an analog hardware description language. Memory arrays are implemented using active [2] or passive [3] memory cells. The active memory cell design is similar to that of a conventional memory with the exception of using a resistive memory element instead of a cell capacitor. Special circuits for reading and writing data have been developed. Parasitic circuit elements like the on-/off-resistance of the access transistors and the resistance of the interconnects have great influence on the overall design and are considered carefully.

RESULTS

A 1 M-bit active-array resistive memory has been designed. The memory uses a non-destructive reading approach, which extends the lifetime of the memory. It has been found that parasitic circuit elements like the resistance of the access transistors, interconnects, line drivers and sense amplifiers are a major concern in the design of the memory. The relation between the on- /off-resistance of the memory element, the input resistance of the sense amplifier, the resistance of the access transistor and the maximum current difference between the reading currents of a stored “0” or “1” has been calculated and an optimum value for the circuit elements has been calculated [4]. Passive arrays have been also simulated. Because there are no access transistors, it is not possible to isolate the memory cells from there neighboring cells and the arrays are in general much smaller than active memory arrays. On the other hand, the layout of passive arrays is much easier and compacter than active arrays.

Figure 1: Simulation of a resistive memory element showing the hysteresis

Figure 2: Schematic view of a structure for measuring the dielectric HF properties of a thin film capacitor

Figure 3: Active memory array

Figure 4: Parameter optimizing of the active array

Y. Mustafa